为了提高电路的速度,提高器件的利用率,从而减少IC的数量,也减少外部的连接线和提高电路的可靠性,需要对电路对从逻辑表达式直接画出的逻辑电路图进行转换,尽可能使其用同一类型的输出端带非的门来实现
竞争现象:同一信号或同时变化的某些信号,经过不同路径到达某一点时有时差,这种现象称为竞争
由于临界竞争的存在,在输出端得到稳定输出之前,输出中有一短暂的错误输出,这种现象称之为险象,通常将险象分为静态险象和动态险象
静态险象分为功能险象和逻辑险象
为了提高电路的速度,提高器件的利用率,从而减少IC的数量,也减少外部的连接线和提高电路的可靠性,需要对电路对从逻辑表达式直接画出的逻辑电路图进行转换,尽可能使其用同一类型的输出端带非的门来实现
竞争现象:同一信号或同时变化的某些信号,经过不同路径到达某一点时有时差,这种现象称为竞争
由于临界竞争的存在,在输出端得到稳定输出之前,输出中有一短暂的错误输出,这种现象称之为险象,通常将险象分为静态险象和动态险象
静态险象分为功能险象和逻辑险象