D锁存器要求：
在控制（时钟）输入CLK有效期间内，输入数据D稳定不变
边沿触发器：在控制信号的有效边沿（前沿或后沿）时接收数据
授课教师
数字逻辑电路
课程特色
刷题练习(1)
练习(1)
作业(2)
PPT(54)
视频(54)
D锁存器要求：
在控制（时钟）输入CLK有效期间内，输入数据D稳定不变
边沿触发器：在控制信号的有效边沿（前沿或后沿）时接收数据
