1.通用逻辑块GLB
GLB是2032内部基本逻辑单元，由与阵列.乘积项共享陈列和4组输出逻辑宏单元等组成。
2集总布线区GRP
位于芯片中央，区内是可编程连线网络。通过GRP可将片内所有逻辑块相互连接及IOC与GRP连接。
3.输出布线单元ORP
是GLB和I/O之间的可编程互连陈列，通过编程，可将任一个GLB的输出和4个I/O端分别连接。
4.时钟分配网络CDN
q其输入信号由3个专用输入端Y0.Y1.Y2提供，输出信号有五个。
5.输入输出单元IOC
共32个，有输入.输出和双向I/O三种组态，由输出三态使能控制MUX来控制。
4.5.2 EPM7128s
EPM7128ss是可编程的大规模逻辑器件，为ALTERA公司的MAX7000系列产品，它的内部包含600到5000个PLD等效门，32到256个逻辑宏单元，36到164个I/O引脚。它们具有在系统可编程功能。
组成：
8个相同的逻辑陈列块（简称 LABs）
一个可编程连线陈列（简称PLA)
多个输入/输出控制块（简称IOCB)
一个逻辑陈列块LAB包含16个宏单元陈列，二个独立的全时钟和一个全局清除。
LAB可以直接接受6-12个I/O引脚的输入信号。
可编程连线陈列PLA在芯片的中央，相当于中转站。
a.接受来自I/O控制块6-12个.逻辑陈列块16个.全局时钟GCLK1和GCLK2.全局清零GCLEAR及输出使能信号OE1和OE2
b. 可将36个信号送至LAB的宏单元中的与陈列，将6个使能信号送到I/O控制块IOCB.
1.宏单元
主要组成：
与逻辑陈列.乘积项选择矩陈.可编程触发器三个功能模块。
宏单元可以支持两种扩展乘积项，一种是共享乘积项，另一种是并联乘积项。
每一个宏单元中的触发器可以编程为各类型的触发器，以实现各种时序逻辑电路。
若适当地编程寄存器旁路数据选择器，可将触发器断开，以实现组合逻辑电路。
2. 扩展乘积项
MAX7000提供共享和并联扩展乘积项，它可作为附加的乘积项直接送到该LAB的每个宏单元中。
a.共享扩展乘积项
由每个宏单元提供一个乘积项接到与逻辑陈列组成。
可被同一个LAB内任一或全部宏单元使用和共享。
b. 并联扩展乘积项
一些宏单元没有使用的乘积项，
可以把它们借到邻近高位的宏单元去快速实现较复杂的逻辑函数。
3.可编程连线陈列PLA
EPM7128s的专用输入.I/O引脚和宏单元输出信号均可通过PLA送到各个LAB。
编程单元控制2输入与门的一个输入端，以选择驱动LAB的PLA信号。
4. 输出控制块IOCB
所有引脚都有一个三态缓冲器
当三态缓冲器的控制端连到电源VCC上时，三态缓冲器直通。
连接到地时，I/O引脚可以作为输入端使用。
