三种基本程序结构——顺序、分支、循环

主存之间需要分区块，主存较大先分区（页）再分组。

第五节   高速缓冲存储器（Cache)

       从结构上提高存储器速度的一个关键技术是层次化存储系统。Cache是为了解决CPU和主存之间速度匹配问题而采用的一项重要技术，它的基础是局部性原理。

一.  高速缓冲存储器（Cache)

   1.特点：

      高速：存取速度比主存快，以求与CPU匹配。由高速SRAM组成，全部功能由硬件实现，保证了高速度。

   容量小：因价格贵，所以容量较小，一般为几百KB,作为主存的一个副本。可分为片内Cache和片外Cache.一般情况下，Cache与内存空间比为1：128，命中率在90%以上，过大过小都不好。

3.  工作原理

    Cache组织除了有SRAM外，还要有相应的控制逻辑。

注意：Cache与主存之间数据交换的单位是“块”（Cache称行）。

Cache的基本操作：

CPU首先在Cache中进行比较（可使用相联存储器--按内容寻址）

数据在Cache中--无需访存，直接从Cache中存取（需地址变换）

数据不在Cache中--则进行主存读写，同时，把该数据所在的块复制到Cache中。

4.  Cache主要性能指标

      Cache是一个高速存储器，希望CPU访问存储器的数据尽可能都能在Cache中得到，这样存储器的工作速度就大大提高。--希望命中率高命中率h: h=Nc/(Nc+Nm),高速存取次数与总存取次数比，希望h--1

其中：Nc:Cache完成的存取次数

          Nm:主存完成的存取次数

“Cache主存”系统平均访存时间：命中率与访问时间乘积和

  ta=hxtc+(1-h)tm

其中：tc:Cache命中的访问时间

     tm:访问时间

  1-h:CacheWE未命中率（主存命中率）

希望：ta-tc

f访问效率e:命中访问时间与系统平均访存时间比

e-tc/ta=tc/(hxtc+(1-h)tm)

s设：r=tm/tc,取5-10为宜

则：e=1/(r+(1-r)h)

二，主存与Cache的地址映射

  Cache分行，主存分块，行块等长

（主存较大时先分区（页）再分组（路)后分块）

（1）全相联映射方式

        任一主存块能映射到Cache中任意行（

主存块的容量等于Cache行的容量）

优点：灵活，不易产生冲突；

缺点：比较电路难于实现，且效率低，速度慢。

（2） 直接映射方式

     优点：硬件简单，成本低；

、缺点：容易产生冲突，易于“颠簸”，不能有效利用Cacheko空间。

（3）组相联映射方式

     组相联映射方式全相联映射方式和直接相联映射方式的结合，结合两者的优点。方法：

 Cache分组，组内分行。主存分组，组内分块。组间直接映射，组内全相联映射。

      优点：结合上两种优点

a.组内行数较少，易于实现；

b. 组内有灵活性，冲突减少。

                      第5讲

            微机的指令系统

 指令是计算机执某行种操作的命令。从计算机组成的层次结构来说，计算机的指令有微指令机器指令和宏指令之分：

   微指令--执行某一个基本的动作的控制指令，解释执行机器指令。

机器指令--通常简称为指令，完成某一种操作

宏指令--由若干条机器指令组成的软件指令，完成某一特定功能。

 本章所讨论的指令是机器指令

指令系统是计算机所有指令的集合，是表征一台计算机性能的重要因素，它的格式与功能不仅直接影响到机器的硬件结构，而且也直接影响到系统软件，影响到机器的适用范围。

一 .  指令格式

  计算机中指令由操作码字段和操作数字段两部分组成 。

     操作码                                                                                                                 

 （操作码）说明该指令应由计算机完成何种操作。

操作数：（操作数）指出参加操作的对象本身或其在的地址。

操作码字段表示指令的功能或操作的性质--做什么，助记符表示；操作数字段表示指令操作的对象或对象的位置---对谁做，三类操作数：立即数.寄存器.内存操作数;

操作的对象怎么寻找和确定---怎么做，寻址方式。

指令三要素：操作码.操作数及寻址方式

1.操作码

   指令的操作码表示该指令应进行什么性质的操作。组成操作码字段的位数一般取决于计算机指令系统的规模。

a.固定长度操作码：便于译码，扩展性差

b。z可变长度操作码：能缩短指令平均长度

2. 操作数（地址码）

 操作数字段可以有一个，二个或三个，多个操作数间用逗号分隔。

根据一条指令中有几个操作数或地址，可将该指令称为几操作数指令或几地址指令。目前二地址和一地址指令格式用的最多。

源操作数--指令执行前后值不变；

目的操作数--指令执行前后值改变

指令种类

     OP-操作码          A-地址码

（1）零地址指令

（2）一地址指令

 （3）二地址指令

（4）三地址指令

       操作数的种类

根据操作数的存放位置，操作数有三种：立即数.寄存器.内存操作数 

操作数内容用圆括号（）括起来

二.机器字长与指令长度

    机器字长--指计算机能直接处理的二进制数据的位数，它决定运算精度。

指令字长--指令的字节数（二进位数）

指令字长度等于机器字长度的指令，称为单字指令

指令字长度等于半个机器字长度的指令，称为半字长指令；

指令字长度等于两个机器字长度的指令，称为双字长指令。

指令编码---等长和变长编码格式。

三.Cache替换策略

     当Cache写满时，有新内容写入，就要替换老雷履，正确选择替换策略与命中率直接有关。较简单的替换算法有FIFO,但其效果不好，不符合程序的访问的局部性原则，经常出现所谓的“颠簸”现象。  

   1.不经常使用（LFU）   2.近期最少使用（LRU）

    3. 随机替换

四. Cache的更新策略

      Cache的更新策略即写操作策略：维护Cache.主存数据的一致性。主要方式：

    1.写回法     2.全写法

3.写一次法：上述两种方法的结合，主要用于多个Cache数据不一致的维护，具体策略可参考体系结构的相关内容。

                               高速存储器

传统存储器存在的问题是速度慢，和CPU的速度不能匹配，原因：

     a.CPU和主存器是用不同的材料制成的；

     b.计算机工作时，一个CPU周期可能需要访问几个存储器字。

  提高计算机速度的关键之一--提高存储器速度。采用技术：

     (1)   芯片技术：研发高速存储芯片

  （2） 结构技术：

        a. 层次化分级存储---Cache

         b. 采用并行操作方式---双端口存储器

          c.  提高读出并行--多模块交叉存储器（相邻模块地址连续）

           d.  主存储器按内容快速搜索，缩短读出时间--相联存储器

第六节存储保护

 目的：当多个用户共享主存时，就有多个用户程序和系统软件共存于主存中。为使系统能正常工作，应防止由于一个用户程序出错而破坏其他用户的程序和软件系统，还要防止一个用户程序不合法地访问不是分配给它的主存区域。为此，系统应提供存储保护，存贮保护通过硬件实现。

方法：存储区域保护      访问方式保护

1.非虚拟存储器的主存系统，可采用界限寄存器方式，为每个程序划定存储区域，禁止越界访问。

2. 虚拟存储器   采用方法：

（1）页表和段表保护

        由于页表和段表的限制，可防止形成错误的物理地址。

（2）键保护：

        使用存储键和访问键，防止非法访问。

（3）环保护：

         使用分层访问方式，保护各级别程序不被非法执行。

二. 访问方式保护

                   主要使用访问方式控制，对数据信息进行保护。

三.Cache替换策略

     当Cache写满时，有新内容写入，就要替换老雷履，正确选择替换策略与命中率直接有关。较简单的替换算法有FIFO,但其效果不好，不符合程序的访问的局部性原则，经常出现所谓的“颠簸”现象。  

   1.不经常使用（LFU）   2.近期最少使用（LRU）

    3. 随机替换

四. Cache的更新策略

      Cache的更新策略即写操作策略：维护Cache.主存数据的一致性。主要方式：

    1.写回法     2.全写法

3.写一次法：上述两种方法的结合，主要用于多个Cache数据不一致的维护，具体策略可参考体系结构的相关内容。

                               高速存储器

传统存储器存在的问题是速度慢，和CPU的速度不能匹配，原因：

     a.CPU和主存器是用不同的材料制成的；

     b.计算机工作时，一个CPU周期可能需要访问几个存储器字。

  提高计算机速度的关键之一--提高存储器速度。采用技术：

     (1)   芯片技术：研发高速存储芯片

  （2） 结构技术：

        a. 层次化分级存储---Cache

         b. 采用并行操作方式---双端口存储器

          c.  提高读出并行--多模块交叉存储器（相邻模块地址连续）

           d.  主存储器按内容快速搜索，缩短读出时间--相联存储器

二，主存与Cache的地址映射

  Cache分行，主存分块，行块等长

（主存较大时先分区（页）再分组（路)后分块）

（1）全相联映射方式

        任一主存块能映射到Cache中任意行（

主存块的容量等于Cache行的容量）

优点：灵活，不易产生冲突；

缺点：比较电路难于实现，且效率低，速度慢。

（2） 直接映射方式

     优点：硬件简单，成本低；

、缺点：容易产生冲突，易于“颠簸”，不能有效利用Cacheko空间。

（3）组相联映射方式

     组相联映射方式全相联映射方式和直接相联映射方式的结合，结合两者的优点。方法：

 Cache分组，组内分行。主存分组，组内分块。组间直接映射，组内全相联映射。

      优点：结合上两种优点

a.组内行数较少，易于实现；

b. 组内有灵活性，冲突减少。

    第五节   高速缓冲存储器（Cache)

       从结构上提高存储器速度的一个关键技术是层次化存储系统。Cache是为了解决CPU和主存之间速度匹配问题而采用的一项重要技术，它的基础是局部性原理。

一.  高速缓冲存储器（Cache)

   1.特点：

      高速：存取速度比主存快，以求与CPU匹配。由高速SRAM组成，全部功能由硬件实现，保证了高速度。

   容量小：因价格贵，所以容量较小，一般为几百KB,作为主存的一个副本。可分为片内Cache和片外Cache.一般情况下，Cache与内存空间比为1：128，命中率在90%以上，过大过小都不好。

3.  工作原理

    Cache组织除了有SRAM外，还要有相应的控制逻辑。

注意：Cache与主存之间数据交换的单位是“块”（Cache称行）。

Cache的基本操作：

CPU首先在Cache中进行比较（可使用相联存储器--按内容寻址）

数据在Cache中--无需访存，直接从Cache中存取（需地址变换）

数据不在Cache中--则进行主存读写，同时，把该数据所在的块复制到Cache中。

4.  Cache主要性能指标

      Cache是一个高速存储器，希望CPU访问存储器的数据尽可能都能在Cache中得到，这样存储器的工作速度就大大提高。--希望命中率高命中率h: h=Nc/(Nc+Nm),高速存取次数与总存取次数比，希望h--1

其中：Nc:Cache完成的存取次数

          Nm:主存完成的存取次数

“Cache主存”系统平均访存时间：命中率与访问时间乘积和

  ta=hxtc+(1-h)tm

其中：tc:Cache命中的访问时间

     tm:访问时间

  1-h:CacheWE未命中率（主存命中率）

希望：ta-tc

f访问效率e:命中访问时间与系统平均访存时间比

e-tc/ta=tc/(hxtc+(1-h)tm)

s设：r=tm/tc,取5-10为宜

则：e=1/(r+(1-r)h)

（一）地址译码方法

            全地址译码      部分地址译码

全地址译码

 高位地址线全部用来产生选片信号，芯片地址空间唯一。

全地址译码芯片的内存地址范围---片内寻地址.高位地址译码线决定

 片内低位地址线---全0得始地址，全1得未地址

剩余高位地址线---逻辑电平一定（由地址译码决       定

     正推法：指定地址范围----地址线电平--地址译码--片选（低电平）

   反推法：片选（低电平）--地址译码入电平--地址线电平--地址范围。

部分地址译码

     高位地址线中部分用来译码产生选片信号，不用部分状态任意，一个芯片占用多个地址空间。未用K条，占用2芯片范围。

                  部分地址译码芯片的内存地址范围

                                 ---片内寻地址.已用地址译码线.未用地址译码线决定

片内低位地址线---全0得始地址，全1得未地址

已用地址译码线---逻辑电平一定（由地址译码决定。

  未用地址线---逻辑电平任意

   （二）内存扩展方法

     位扩展   字扩展    字位扩展

第四节   内存扩展技术和地址译码

在微型计算机中，CPU对存储器进行读写操作，首先要由地址总线给出地址信号选中存储单元，然后要发出相应的读/写的控制信号，最后才能在数据总线上进行信息交换。所以，存储器与CPU的连接主要有以下3个部分：地址线的链接    数据线的连接 控制线的链接。

地址总线--地址总线传输被访问的存储单元的地址信号

数据总线--数据总线传输被访问的存储单元的数据信号

控制总线--控制总线传输读/写信号和其他控制信号

为了保证连接后存储器正常工作，要考虑速度匹配.地址分配.负载能力等方面的问题。

（1）CPU总线的负载能力

            CPU一般输出线的直流负载能力为带一个TTL负载，约100pf电容负载。目前存储器都为MOS电路，直流负载很小，主要的负载是电容负载（5--10pf).所以在小型系统中，CPU是可以直接与存储器相连的；而在较大的系统中，就要考虑CPU能否带得负载。需要时就要加上缓冲/驱动器后带负载。

（2）CPU的时序和存储器的存取速度之间的配合问题

CPU在取指和存储器读/写操作时是有固定时序的。因此要由CPU的存储器读/写操作时序来确定对存储器存取速度的要求。在存储器已经确定的情况下，要考虑是否加T1周期，如要增加，那么T1周期应该如何实现。

（3）控制信号的连接

       CPU在与存储器交换信息时，系统控制信号（对8088：M/IO,RD,WR及READY(或WAIT))如何与存储器的控制信号相连实现控制。

（4）存储器的地址分配和选片问题

           内存通常分为RAM和RON两大部分，而RAM又分为系统区和用户区。其中的用户区又要分成数据区和程序区。所以内存的地址分配是一个重要的问题。另外，目前生产的存储器，单片的容量仍然是有限的，所以总是要由许多片才能组成一个存储器，这也就有一个如何产生选片信号的问题。

内存扩展实质是将存储器的引脚信号与系统总线相连。

内存的扩展就是由多片存储器芯片组成存储器，通常采用字位扩展法。

动态RAM存储器（DRAM)

DRAM靠电容存储信息，外围电路复杂，速度慢，集成度高。

随机读写存储器RAM

一.随机读写存储器(RAM)分类及特点

分类：1.双极型（TTL)半导体存储器

          2. 金属氧化膜（MOS)1. 静态MOS存储器(SRAM) 靠MOS管触发器存储信息。2.动态MOS存储器(DRAM)靠MOS管栅极电容存储信息，需定时刷新。

优点：存取速度快，体积小可靠性高，价格低。

缺点：断电信息即失。

1. 双极型RAM的特点

（1）存取速度高。

（2）以晶体管触发器（F-F-FLIP-FLOP)作为基本存储电路，故管子较多。

（3）集成度较低（与MOS相比）。

（4）功耗大。

（5）成本高。

双极型RAM主要用在速度要求较高的微型机中或作为cache.

2. MOS RAM的特点

用MOS器件构成的RAM,可分为静态（Static)RAM(SRAM)和动态（Dynamic)RAM(DRAM)两种。

存储器技术指标：

1.存储容量

2.速度指标

总线控制器8288

8086/88最小模式系统总线信号（形成）

CPU复用线--系统独立线

86下BHE,M/IO--88下SSO,M/IO; 86下16条数据线--88下8条数据线

微机系统大都采用总线结构，特点是采用一组公共的信号线作为微型计算机各部件之间的通讯线。这种公共信号线就称为总线。

单机系统中总线结构

单总线，双总线，三总线，多总线

1. 98086/8088CPU的内部组成

执行部件（EU）：由ALU.

（二）并行处理技术

          取指和执指独立处理，设置指令预取队列联系。

队列---存储阵列：先进先出（FIFO)

一· 8086/8088CPU的创新

      引入分段技术和并行处理技术

（一）分段技术

         处理器在它的总线上可寻址的储存器称为物理储存器。物理存储器按存储单元（字节)序列组织。每个存储单元(字节）赋予一个唯一的识别号一单元（字节）地址，称为物理地址。

物理地址从零开始到末单元结束。

处理器的直接寻址空间与地址线数有关：2地址线数

8086/8088存储器管理引进了“段结构”概念--大划小，分段管理。