默认计划
3150人加入学习
(9人评价)
《数字电子技术》MOOC
价格 免费
音频听课 手机端支持一键听课 (试一试)

MUXA功能表需电路分配器,电路转换器相结合,电压控制到60V左右,扩展若干电路也需要相近电压与电路,根据祖玛定理

[展开全文]

电子计算码包括:原路,电路,双级管。

[展开全文]

低密度可编程器件的代表是GAL

 

利用2个74LS138和一个非门,可以扩展得到1个4-16线译码器

[展开全文]

1.通用逻辑块GLB

GLB是2032内部基本逻辑单元,由与阵列.乘积项共享陈列和4组输出逻辑宏单元等组成。

2集总布线区GRP

位于芯片中央,区内是可编程连线网络。通过GRP可将片内所有逻辑块相互连接及IOC与GRP连接。

3.输出布线单元ORP

是GLB和I/O之间的可编程互连陈列,通过编程,可将任一个GLB的输出和4个I/O端分别连接。

4.时钟分配网络CDN

q其输入信号由3个专用输入端Y0.Y1.Y2提供,输出信号有五个。

5.输入输出单元IOC

共32个,有输入.输出和双向I/O三种组态,由输出三态使能控制MUX来控制。

4.5.2 EPM7128s

EPM7128ss是可编程的大规模逻辑器件,为ALTERA公司的MAX7000系列产品,它的内部包含600到5000个PLD等效门,32到256个逻辑宏单元,36到164个I/O引脚。它们具有在系统可编程功能。

组成:

8个相同的逻辑陈列块(简称 LABs)

一个可编程连线陈列(简称PLA)

多个输入/输出控制块(简称IOCB)

一个逻辑陈列块LAB包含16个宏单元陈列,二个独立的全时钟和一个全局清除。

LAB可以直接接受6-12个I/O引脚的输入信号。

可编程连线陈列PLA在芯片的中央,相当于中转站。

a.接受来自I/O控制块6-12个.逻辑陈列块16个.全局时钟GCLK1和GCLK2.全局清零GCLEAR及输出使能信号OE1和OE2

b. 可将36个信号送至LAB的宏单元中的与陈列,将6个使能信号送到I/O控制块IOCB.

1.宏单元

主要组成:

  与逻辑陈列.乘积项选择矩陈.可编程触发器三个功能模块。

宏单元可以支持两种扩展乘积项,一种是共享乘积项,另一种是并联乘积项。

每一个宏单元中的触发器可以编程为各类型的触发器,以实现各种时序逻辑电路。

若适当地编程寄存器旁路数据选择器,可将触发器断开,以实现组合逻辑电路。

2. 扩展乘积项

MAX7000提供共享和并联扩展乘积项,它可作为附加的乘积项直接送到该LAB的每个宏单元中。

a.共享扩展乘积项

由每个宏单元提供一个乘积项接到与逻辑陈列组成。

可被同一个LAB内任一或全部宏单元使用和共享。

b. 并联扩展乘积项

一些宏单元没有使用的乘积项,

可以把它们借到邻近高位的宏单元去快速实现较复杂的逻辑函数。

3.可编程连线陈列PLA

EPM7128s的专用输入.I/O引脚和宏单元输出信号均可通过PLA送到各个LAB。

编程单元控制2输入与门的一个输入端,以选择驱动LAB的PLA信号。

4. 输出控制块IOCB

  所有引脚都有一个三态缓冲器

当三态缓冲器的控制端连到电源VCC上时,三态缓冲器直通。

连接到地时,I/O引脚可以作为输入端使用。

[展开全文]

奇偶校验码是可以检测以为错误的代码

奇偶校验是由信息位和校验位组成

 

[展开全文]

  8.6 现场可编程门陈列FPGA

8.6.1FPGA简介

a.是一种采用基于SRAM工艺和查找表LUT结构的现场可编程逻辑器。

b.内含大量的可配置逻辑块CLB.逻辑块排成陈列,通过丰富的可编程连线RP互相连接,再通过输入-输出模块IOB与芯片的引脚连接,可以方便实现需要大量数据处理能力复杂的数字系统。

c. 一旦断电,就会丢失所有的逻辑功能,每次上电,需要重新加载。

FPGA正在不断更新换代,新的器件具有最佳性价比,因此学习最新FPGA产品非常重要。

8.6.2 FPGA的基本结构

主要包括CLB.IOB.嵌入式块BRAM和可编程布线PR

其中:

CLB是FPGA中基本的逻辑单元,其陈列完成用户指定的逻辑功能;IOB位于芯片四周,为内部逻辑陈列与外部引脚之间提供一个可编程接口。

PR位于CLB之间,编程后形成连线网络,用于为FPGA各逻辑单元提供灵活可配的连接。

除了上述基本模块以外,新的FPGA还有很多其它功能单元,例如数字时钟管理器DCM和乘法器等。

1. 查找表

  FPGA中的组合逻辑函数是用查找表LUT实现的。

一个LUT本质上就是一个RAM,一个4输入的LUT可以看成一个有4位地址线的RAM

如果把要实现逻辑函数的真值表事先存入RAM中,通过查表就可以方实现逻辑函数。

例如要使用LUT实现一个4输入与门电路,只需要把与门真值表写入4输入的LUT,就相当于实现了与门电路的逻辑功能。

LUT具有和逻辑电路相同的功能,且具有更快的执行速度和更大的规模。

2. 可配置里哦及块CLB

  一个CLB由4GE个SLICE和附加逻辑组成。

右边两个SLice是SLICEL,它们只有组合逻辑资源。

左边两个SLicesh是SLICEM,它们包含组合逻辑,分布式RAM和移位寄存器资源。

每个CLB都包含一个可配置开关矩阵,此矩阵可以对其进行配置使CLB不仅可以用于实现组合逻辑.时序逻辑.还可以配置为分布式RAM等。

SLice的组成:

   a.LUT

   b.进位和控制逻辑

    c. D触发器

一个4输入LUT可以实现4输入函数,加上一个旁路输入BX或BY可以实现5变量逻辑函数。

3. 输入输出模块IOB

输入输出模块IOB是FPGA的主要组成部分之一,作用是为FPGA提供内部资源与外围电路的接口,提供输入缓冲.输出驱动.接口电平转换.阻抗匹配.延迟控制等功能。

4.  嵌入式模块RAM(BRAM)

目前的 FPGA一般都有内嵌的BRAM,大大扩展FPGA的应用范围和灵活性。

BRAM是双口RAM结构,有两套读写数据.地址和控制总线,共享同一组存储单元。两套总线的操作是完全独立的。

BRAM 可被配置为单端口RAM.双端口RAM.内容地址存储器(CAM)等常用存储结构。

5.可编程布线资源PR

FPGA芯片内部有丰富的布线资源PR,通过编程可以连通FPGA内部的所有单元。

根据工艺长度宽度和分布位置的不同,PR可分类:

第一类全局布线,通常用来连接芯片内部全局时钟和全局清零/置位信号;

第二类长线,用以连接芯片Bank间的高速信号和第二全局时钟信号;

第三类短线,用于完成基本逻辑单元之间的逻辑互连和布线;

第四类分布式布线,用于专有时钟复位等控制信号线。

在实际中设计者不需要直接选择布线资源,布局布线器可自动根据输入逻辑网表的拓扑结构和约束条件选择布线资源来连通各个模块单元。

6. 内嵌功能单元

    内嵌功能模块主要指:数字时钟管理器DCM.DSP和CPU等软件处理核。

越来越丰富的内嵌功能单元,使得单片FPGA成为了系统级的设计工具,使其具备了软硬件联合设计的能力,逐步向系统级芯片SOC平台过度。

7. 内嵌专用硬核

内核专用硬核是指FPGA处理能力强大的硬核,相当于专用于专用集成电路ASIC电路。

为了提高FPGA性能,芯片生产商在芯片内部集成了一些专用的硬核。

[展开全文]

                        8.5    复杂可编程逻辑器件CDPLD

1.通用逻辑块GLB

GLB是2032内部基本逻辑单元,由与阵列.乘积项共享陈列和4组输出逻辑宏单元等组成。

2集总布线区GRP

位于芯片中央,区内是可编程连线网络。通过GRP可将片内所有逻辑块相互连接及IOC与GRP连接。

3.输出布线单元ORP

是GLB和I/O之间的可编程互连陈列,通过编程,可将任一个GLB的输出和4个I/O端分别连接。

4.时钟分配网络CDN

q其输入信号由3个专用输入端Y0.Y1.Y2提供,输出信号有五个。

5.输入输出单元IOC

共32个,有输入.输出和双向I/O三种组态,由输出三态使能控制MUX来控制。

4.5.2 EPM7128s

EPM7128ss是可编程的大规模逻辑器件,为ALTERA公司的MAX7000系列产品,它的内部包含600到5000个PLD等效门,32到256个逻辑宏单元,36到164个I/O引脚。它们具有在系统可编程功能。

组成:

8个相同的逻辑陈列块(简称 LABs)

一个可编程连线陈列(简称PLA)

多个输入/输出控制块(简称IOCB)

一个逻辑陈列块LAB包含16个宏单元陈列,二个独立的全时钟和一个全局清除。

LAB可以直接接受6-12个I/O引脚的输入信号。

可编程连线陈列PLA在芯片的中央,相当于中转站。

a.接受来自I/O控制块6-12个.逻辑陈列块16个.全局时钟GCLK1和GCLK2.全局清零GCLEAR及输出使能信号OE1和OE2

b. 可将36个信号送至LAB的宏单元中的与陈列,将6个使能信号送到I/O控制块IOCB.

1.宏单元

主要组成:

  与逻辑陈列.乘积项选择矩陈.可编程触发器三个功能模块。

宏单元可以支持两种扩展乘积项,一种是共享乘积项,另一种是并联乘积项。

每一个宏单元中的触发器可以编程为各类型的触发器,以实现各种时序逻辑电路。

若适当地编程寄存器旁路数据选择器,可将触发器断开,以实现组合逻辑电路。

2. 扩展乘积项

MAX7000提供共享和并联扩展乘积项,它可作为附加的乘积项直接送到该LAB的每个宏单元中。

a.共享扩展乘积项

由每个宏单元提供一个乘积项接到与逻辑陈列组成。

可被同一个LAB内任一或全部宏单元使用和共享。

b. 并联扩展乘积项

一些宏单元没有使用的乘积项,

可以把它们借到邻近高位的宏单元去快速实现较复杂的逻辑函数。

3.可编程连线陈列PLA

EPM7128s的专用输入.I/O引脚和宏单元输出信号均可通过PLA送到各个LAB。

编程单元控制2输入与门的一个输入端,以选择驱动LAB的PLA信号。

4. 输出控制块IOCB

  所有引脚都有一个三态缓冲器

当三态缓冲器的控制端连到电源VCC上时,三态缓冲器直通。

连接到地时,I/O引脚可以作为输入端使用。

 

 

[展开全文]

8.3.3 ROM的应用

1.存储程序.表格和大量固定数据。

2.实现代码转换

实现逻辑函数

 

[展开全文]

2.  DRAM存储单元一般是利用电容存放信息为了提高集成度,目前大容量的DRAM存储单元只用一个MOS管和一个电容组成。

电容Cs用来存储数据

T为门控管

读出后Cs电荷转移,所存信息被破坏,必须立即刷新恢复操作,以保证存储信息不会丢失。

动态MOSRAM的特点:

优点:是容量大,功耗低价格便宜。

确点:读写速度比SRAM低,并需要刷新及读出放大器等外围电路。

[展开全文]

     8.2     随机存储器

8.2.1   RAM的基本结构

RAM的一般组成:

   存储矩阵

地址译码器

读写控制器

1.存储矩阵

存储矩阵由大量基本存储单元组成,每个存储单元可以存储一位二进制数。这些存储单元按字(Word)和位(Bit)构成存储矩阵。

存储容量=字数乘以字长(每个字所包含的二进制数码的位数)

存储容量   =字数乘以字长(每个字所包含的二进制数码的位数)

64K*8表示具有64k字,字长8位,共512k的存储容量。

1K=1024(2十次方)。  1M=1024K(2二十次方)

2.地址译码器

为了读出或写入存储矩阵中指定字,需要选通该字所对应的存储单元。

地址译码:对RAM地址线上的二进制信号进行译码,选中与该v地址吗对应字的一个或几个基本存储单元,在读写控制器的控制下进行读写操作。

一个具有4根地址线,则可选择16个字。

一个具有n根地址线的RAM,则有2n个字。

存储矩阵中存储单元的编址方法:

1.单译码编址式,适用于小容量的存储器。

2.双译码编址式,适用于大容量的存储器。

每一行对应一个字,每一列对应32个字的同一位。

字线W选择一个字的所有位,n个地址输入有2n个字,2n根字线。

双译码编址方式中,地址译码器分成X和Y两个。

存储矩阵中的每个字能否被选中,由X地址线和Y地址线共同决定的。

A0-A3送入X地址译码器,产生16根X地址线。

A4-A7送入Y地址译码器,产生16根Y地址线。

采用双译码器编址方式,可以减少内部地址译码线的数目。

由于DRAM集成度高,芯片的容量大,需要较多的输入线,一般采用双▁译码编址方式,且行和列地址分时送入。

3.读写控制器

存储矩阵中的基本存储单元通过地址译码器被选中后,它的输出端Q和▔Q须与RAM内部数据线D和D▔直接相连。而这时该基本存储单元的信息能否被读出,或者外部的信息能否写到该基本存储单元中,还决定于读写控制器。

 

[展开全文]

    第八章   半导体存储器与可编程逻辑器件

    8.1 概述

            在数字系统和电子计算机工作过程中,有大量的数据需要存储。

半导体存储器就是一种能够存放大量数据的集成电路。

半导体存储器是各种数字系统和计算机中不可缺少的组成部分。

半导体存储器具有集成度高.功耗小.存取速度快等优点。

半导体存储器的分类:

随机存储器   (简称问gRAM)

只读存储器(简称ROM)

1.随机存储器(RAM)

RAM:既能读出.写入数据,断电后数据不能保存。

RAM按存储单元的结构类型分:

(1)静态RAM(简称(SRAM)

  SRAM特点:

存储单元结构较复杂,集成度低,但读写速度快。

(2)动态RAM (简称DRAM)

       DRAM的特点:

          存储单元结构简单,集成度高,价格便宜,广泛用于计算机中。

目前,DRAM向大容量.高集成度和高速专用化发展。

2. 只读存储器(ROM)

  一般存入固定数据,工作时只需读出所存的数据,ROM中存储的数据即使断电也不会丢失。

   按照ROM数据写入的方式,可分为:

(1)掩膜ROM

      掩膜ROM存储的数据是在集成电路厂确定的,用户无法更改。

(2)可编程ROM(简称PROM)

PROM中的数据由用户自己写入,但只能写一次,写后无法改变。

(3) 可擦除PROM(简称EPROM)

           PROM中写入中的数据可用紫外线擦除,用户可以多次改写其中存储的数据。

(4) 点可擦除EPROM (ji简称E2PROM)

 

E2PROM用电可擦除存入的数据,使用起来更加方便。

3. 可编程逻辑器件(简称PLD)

    PLD是一种半定制器件,可以由编程来确定其逻辑功能。在设计和制作电子系统中使用PLD,可以获得较大的灵活性和较短的研制周期。

(1)低密度PLD

       a. 只读存储器

          ROM是一种早期的PLD,由于结构的限制,它更适合于存储数据。

       b. 可编程逻辑陈列组成,可以实现任意逻辑函数。

         c可编程陈列逻辑(简称(PAL)

        d.  通用陈列逻辑(简称GAL)

     GAL是在PAL基础上发展起来的,它采用了E2CMOS工艺,实现了可改写,由于其输出结构是可编程的逻辑宏单元,给逻辑设计带来很大的灵活性。

低密度PLD的主要特点:

    集成度低,结构简单,仅能实现较小规模的逻辑电路。

FPGA的主要特点:

 (1) 基于SRAM结构。

(2) 采用查表作为基本逻辑单元。

(3) 容量大,设计灵活。

(4) 每次上电时要进行数据加载。

密度和性能的持续提高.低廉的开发费用和快速的上市时间正在使设计人员转向FPGA.

 

 

 

[展开全文]

                          第七章  D/A  和 A/D

2.A/D转换

(1)A/D 转换的基本原理

A/D转换就是把模拟电压量Ui转换成为与它成比列的二进制数字量Dn.

A/D转换转换过程通过取样.保持.量化和编码四个步骤完成。

量化:就是把幅值可连续变化的电压转化成为所规定的单位量化电压的整数倍。

编码:就是把量化的结果用代码表示。

1)输入输出关系

 2)取样

  按取样定律。要正确恢复输入电压U1,取样脉冲的频率必须高于输入模拟信号最高频率分量的两倍。

3)量化和编码

由于输入电压的幅值是连续变化的,它的幅值不一定是其量化单位的整倍数,所以量化过程会引入误差,这种

误差加量化误差。

量化后的信号只是一个幅值离散的信号,为了对量化后的信号进行处理,还应该把量化的结果用二进制代码或其他形式表示出来,这个过程就叫做编码。

[展开全文]

7.2.3  并行比较型A/D转换器

1.三位并行比较型ADC原理图

电路由分压.比较和编码三部分组成

4.并行比较型A/D转换器的特点

优点: 转换速度非常高,转换时间只取决于比较器的响应时间和编码器的延时,典型值为100ns,甚至更小

缺点: 随着分辨率的提高,比较器和有关器件按几何级数增加,使得并行比较型ADC的制作成本较高。

7.2.4逐次渐进型A/D转换器

组成:

数码寄存器

D/A转换器

电压比较器

控制电路 : a.时钟信号

                     b.控制信号

5. A/D转换器的特点

优点:速度较快,电路结构简单。

缺点:抗干扰能力不理想。

[展开全文]

7.2  数模转换

A/D转换器的类型很多,原理各异。

按照转换器速度由高到低可分为:

并行比较型,逐次渐近型和双积分型。

按照有无 中间参数可分为:

直接A/D转换型和间接A/D转换型

并行比较型和逐次渐近型A/D转换器都属于直接A/D转换型。

间接A/D转换器一般分为

电压-频率变换型和电压-时间变换型两种

电压-频率变换型是把模拟输入信号通过中间信号频率,再转换成数字信号。

电压-时间变换型是先把模拟信号转换成中间信号时间后,再转换成数字信号。

双积分式A/D转换器就是一种典型的电压-时间变换型ADC。

7.2.1 A/D转换的基本原理

A/D转换就是把模拟电压量Ui转换成为与它成比列的二进制的数字量Dn

A/D转换过程通过取样.保持.量化和编码四个步骤完成。

量化:就是把幅值可连续变化的电压转化成所规定的单位量化电压的整倍数。

编码: 就是把量化的结果用代码表示。

2.取样

由于输入电压在时间上是连续的,故只能在特定的时间点对输入电压取样。按取样定律,要正确恢复输入电压Ui,q取样脉冲的频率必须高于输入模拟信号最高频率分量的两倍。

模数转换一般需要增加一个取样-保持过程。它按一定采样周期把时间上连续变化的信号周期变为时间上离散的信号。

取样结束后需要保持到下一次采样时刻,以便将这些取样值转换成数字量输出。

3.量化和编码

由于输入电压的幅值是连续变化的,它的幅值不一定是其量化单位的整倍数,所以量化过程会引入误差,这种误差脚量化误差。

量化后的信号只是一个幅值离散的信号,为了对量化后的信号进行处理,还应该把量化的结果用二进制代码或其它形式表示出来,这个过程就叫做编码。

量化的方法一般有两种:只舍不入法和有舍有入法。

[展开全文]

7.1.3      D/A转换器的主要参数和误差

1.转换精度

(1)分辨率

        电路所能分辨的最小输出电压增量Ulsb

 与满刻度输出电压Um之比

n位二进制的DAC的分辨率=Ulsm/Um=1/(2n-1

DAC分辨率通常采用二进制数码的位数n来表示

(2)转换误差

            偏移误差:数字输入代码全为0,D/A转换器的输出电压与理想输出电压0V之差,

增益误差:为数字输入代码由0变变为1时,

输出电压变化量与理想输出电压变化之差

非线性误差:为D/A转换器实际输出电压值与理想输出电压之间的最大值。建立时间

输入数从0到全1,D/A输出模拟量达到稳定值的规定误差时所需要的时间。

7.1.4  集成DAC

1.DAC0808

DAC0808是一种常用的8位权电流网络D/A转换器

2. AD561

AD561集成D/A转换器是10位权电流网络D/A转换器,它将基准电源也集成在芯片内,使用时只需要外接运算放大器即可。

 

[展开全文]

3.权电流网络DAC

(1)电路主要组成    四位二进制数权电流网络DAC

权电流网络

模拟开关

I/V转换器

权电流网络由倒T形电阻网络和若干晶体管恒流源组成由于恒流源的输出电阻极大,模拟开关到TV电阻的变化对权电流的影响极小,大大提高了转换精度。

[展开全文]